核心職責:
1.版圖設(shè)計?:完成模擬/數(shù)模混合芯片的模塊或全芯片布局規(guī)劃、布線及GDS數(shù)據(jù)交付,涉及BG、LDO、OPA、OSC、Charge Pump、Rectifier、ESD、IO等模塊設(shè)計 。
2.物理驗證?:執(zhí)行DRC(設(shè)計規(guī)則檢查)、LVS(版圖與原理圖對比)、ERC(電氣規(guī)則檢查)等驗證,確保設(shè)計符合工藝要求 。
3.寄生參數(shù)提取?:通過LPE工具提取寄生效應(yīng),優(yōu)化電路性能 。 ?
4.團隊協(xié)作?:與電路設(shè)計工程師溝通需求,配合完成仿真優(yōu)化及后端設(shè)計流程支持 。
任職要求:
1. ?學(xué)歷背景?:學(xué)歷和專業(yè)不限。
2.技術(shù)能力?:
熟練使用Cadence Virtuoso、Mentor Calibre等EDA工具 。
掌握CMOS工藝、版圖設(shè)計規(guī)則及寄生效應(yīng)知識 。
·兩年及以上經(jīng)驗優(yōu)先,
·全芯片signoff經(jīng)驗優(yōu)先,
·有高精度、高速或射頻模塊設(shè)計經(jīng)驗者優(yōu)先 。
·有28nm及以下工藝經(jīng)驗優(yōu)先。