職位描述
SoC設(shè)計(jì)SoC驗(yàn)證電子/半導(dǎo)體/集成電路
參與芯片或數(shù)字IP模塊的前端設(shè)計(jì)工作，負(fù)責(zé)RTL集成、驗(yàn)證及綜合支持，協(xié)助團(tuán)隊(duì)完成高性能、低功耗芯片開發(fā)目標(biāo)。
崗位職責(zé)：
1. 根據(jù)設(shè)計(jì)spec完成數(shù)字模塊設(shè)計(jì)與集成，配合資深工程師優(yōu)化設(shè)計(jì)。
2. 編寫測(cè)試用例，完成模塊級(jí)功能仿真，配合完成邏輯綜合與時(shí)序分析。
3. 編寫、維護(hù)設(shè)計(jì)文檔，參與跨團(tuán)隊(duì)技術(shù)討論。
4. 完成Lint/CDC流程。
任職要求：
1.電子/微電子/計(jì)算機(jī)相關(guān)專業(yè)碩士及以上學(xué)歷，2年以上數(shù)字前端設(shè)計(jì)經(jīng)驗(yàn)。
2.熟練使用Verilog/SystemVerilog進(jìn)行RTL設(shè)計(jì)，了解可綜合編碼規(guī)范；熟悉ASIC基礎(chǔ)流程，仿真、綜合、時(shí)序約束；能使用Python/Perl/TCL編寫基礎(chǔ)自動(dòng)化腳本，。
4. 掌握CPU，總線或常用接口協(xié)議，有FPGA原型驗(yàn)證經(jīng)驗(yàn)優(yōu)先。
崗位職責(zé)：
1. 根據(jù)設(shè)計(jì)spec完成數(shù)字模塊設(shè)計(jì)與集成，配合資深工程師優(yōu)化設(shè)計(jì)。
2. 編寫測(cè)試用例，完成模塊級(jí)功能仿真，配合完成邏輯綜合與時(shí)序分析。
3. 編寫、維護(hù)設(shè)計(jì)文檔，參與跨團(tuán)隊(duì)技術(shù)討論。
4. 完成Lint/CDC流程。
任職要求：
1.電子/微電子/計(jì)算機(jī)相關(guān)專業(yè)碩士及以上學(xué)歷，2年以上數(shù)字前端設(shè)計(jì)經(jīng)驗(yàn)。
2.熟練使用Verilog/SystemVerilog進(jìn)行RTL設(shè)計(jì)，了解可綜合編碼規(guī)范；熟悉ASIC基礎(chǔ)流程，仿真、綜合、時(shí)序約束；能使用Python/Perl/TCL編寫基礎(chǔ)自動(dòng)化腳本，。
4. 掌握CPU，總線或常用接口協(xié)議，有FPGA原型驗(yàn)證經(jīng)驗(yàn)優(yōu)先。
工作地點(diǎn)
上海浦東新區(qū)張江科學(xué)之門-西塔
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山東芯慧微電子科技有限公司山東芯慧微電子科技有限公司，創(chuàng)立于2019年7月，創(chuàng)業(yè)團(tuán)隊(duì)來(lái)自于中科院電子所可編程芯片與系統(tǒng)研究室。公司堅(jiān)持用戶導(dǎo)向、創(chuàng)新驅(qū)動(dòng)，秉承中科院“解決國(guó)家戰(zhàn)略和經(jīng)濟(jì)社會(huì)發(fā)展重大科技問題”的使命。瞄準(zhǔn)航天、軍工、信息安全、工業(yè)控制、通信等行業(yè)需求，研制自主可控的大規(guī)模、高可靠FPGA芯片產(chǎn)品。面向人工智能、數(shù)據(jù)中心等新興產(chǎn)業(yè)需求，研發(fā)新型可編程深度學(xué)習(xí)神經(jīng)網(wǎng)絡(luò)陣列FPNA芯片。針對(duì)關(guān)鍵專用芯片國(guó)產(chǎn)化替代需求，研發(fā)時(shí)鐘芯片和紅外焦平面讀出電路芯片，同時(shí)，提供高性能集成電路設(shè)計(jì)服務(wù)。
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