核心職責(zé)
1. 物理層算法實(shí)現(xiàn)：負(fù)責(zé) GFSK 接收機(jī)的關(guān)鍵模塊開發(fā)，包括但不限于：信號(hào)檢測(cè)、頻偏估計(jì)、符號(hào)同步、鑒頻、同步字匹配等。
2. SoC 系統(tǒng)構(gòu)建：在 Zynq 平臺(tái)上完成算法部署，利用 Vivado 進(jìn)行 FPGA 邏輯設(shè)計(jì)（PL 端），并實(shí)現(xiàn)與 ARM（PS 端）的高效交互。
3. 軟硬協(xié)同調(diào)試：通過 AXI、DMA 等高速接口實(shí)現(xiàn)數(shù)據(jù)搬運(yùn)，編寫 ARM 側(cè)的 C/C++ 控制程序及驅(qū)動(dòng)。
4. 全鏈路優(yōu)化：配合射頻及軟件團(tuán)隊(duì)進(jìn)行整機(jī)聯(lián)調(diào)，深入產(chǎn)線和實(shí)驗(yàn)室進(jìn)行硬件功能驗(yàn)證，優(yōu)化通信靈敏度與誤碼率。
5. 仿真與預(yù)研：利用 MATLAB 或 Python 進(jìn)行鏈路仿真，驗(yàn)證算法可行性并指導(dǎo) RTL 實(shí)現(xiàn)。
任職要求
1. 核心技術(shù)棧
專業(yè)背景：電子、通信、自動(dòng)化等相關(guān)專業(yè)，本科及以上學(xué)歷。
數(shù)字通信功底：深刻理解數(shù)字信號(hào)處理基礎(chǔ)（采樣定理、數(shù)字濾波、星座圖、同步機(jī)制等）。
FPGA 開發(fā)能力：熟練掌握 Verilog/VHDL，具備 Xilinx Vivado 開發(fā)經(jīng)驗(yàn)，了解時(shí)序約束與優(yōu)化。
嵌入式開發(fā)：熟悉 ARM 體系架構(gòu)，具備 C/C++ 編程能力，有 Linux 應(yīng)用或裸機(jī)驅(qū)動(dòng)開發(fā)經(jīng)驗(yàn)。
2. 工程與協(xié)作
工具鏈：能熟練使用示波器、頻譜儀、邏輯分析儀等工具觀察信號(hào)波形，定位硬件隱患。
溝通落地：具備良好的跨部門協(xié)作能力，能與硬件工程師討論原理圖，與產(chǎn)線配合進(jìn)行功能回歸測(cè)試。
加分項(xiàng)：有 MATLAB/Python 仿真經(jīng)驗(yàn)者優(yōu)先；有 SDR（軟件無線電）開發(fā)經(jīng)驗(yàn)者優(yōu)先。