職位描述
Verilog HDL以太網(wǎng)UART電子/半導(dǎo)體/集成電路
工作內(nèi)容：
負(fù)責(zé)芯片驗(yàn)證相關(guān)工作，負(fù)責(zé)tool和flow的開發(fā)和維護(hù)；
崗位要求：
1.熟練掌握verilog/system Verilog/C/C++；有verilog較好的編程能力（verilog代碼寫過千行以上）
2.熟悉常用腳本語言Python/Perl等；
3.有CDC跨時(shí)鐘域相關(guān)經(jīng)驗(yàn)
4.具備驗(yàn)證相關(guān)工作經(jīng)驗(yàn)優(yōu)先
5.專業(yè)數(shù)字電路相關(guān)專業(yè)優(yōu)先
6.【有【UVM/SV】等經(jīng)驗(yàn)
負(fù)責(zé)芯片驗(yàn)證相關(guān)工作，負(fù)責(zé)tool和flow的開發(fā)和維護(hù)；
崗位要求：
1.熟練掌握verilog/system Verilog/C/C++；有verilog較好的編程能力（verilog代碼寫過千行以上）
2.熟悉常用腳本語言Python/Perl等；
3.有CDC跨時(shí)鐘域相關(guān)經(jīng)驗(yàn)
4.具備驗(yàn)證相關(guān)工作經(jīng)驗(yàn)優(yōu)先
5.專業(yè)數(shù)字電路相關(guān)專業(yè)優(yōu)先
6.【有【UVM/SV】等經(jīng)驗(yàn)
工作地點(diǎn)
深圳南山區(qū)科苑
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