崗位職責:
1.負責完成模塊級(Block Level)或中小規(guī)模芯片從邏輯綜合(Synthesis)、布局規(guī)劃(Floorplan)、布局(Placement)、時鐘樹綜合(CTS)到布線(Routing)和物理驗證(DRC/LVS)的完整流程
2.進行靜態(tài)時序分析(STA)? 和時序收斂(Timing Closure),能夠獨立分析并解決常見的時序違例
3.完成功耗、壓降(IR Drop)和信號完整性(SI)? 等基本分析,并能反饋優(yōu)化建議
4.熟練使用行業(yè)主流EDA工具(如Synopsys的Fusion Compiler, IC Compiler II, PrimeTime; Cadence的Innovus, Tempus等),利用TCL、Perl、Python等腳本語言進行任務(wù)自動化,提升設(shè)計效率,具備初步的流程腳本開發(fā)和優(yōu)化能力
5.與前端設(shè)計工程師密切溝通,反饋物理實現(xiàn)階段發(fā)現(xiàn)的時序、面積、功耗等問題,并協(xié)同優(yōu)化。支持測試(DFT)? 和模擬混合信號(AMS)? 等團隊的協(xié)同設(shè)計需求。能夠識別并上報設(shè)計中的潛在風險
任職要求:
1.本科及以上學歷,微電子、集成電路、電子工程、計算機等相關(guān)專業(yè)
2.5年及以上經(jīng)驗,能夠獨立負責復雜模塊或中小規(guī)模芯片的完整DFT工作,有成功量產(chǎn)經(jīng)驗者更佳
3.掌握DFT基礎(chǔ)理論和流程,了解半導體器件物理。熟悉靜態(tài)時序分析原理。對低功耗設(shè)計、良率分析等有更深理解,能優(yōu)化流程和方法學,具備初步的問題預見和解決能力
4.熟練使用主流EDA工具(如Synopsys DFT Compiler/TetraMax, Mentor Tessent等)。掌握Verilog,并能使用TCL、Perl、Python等至少一種腳本語言進行自動化處理,能編寫腳本優(yōu)化工作流程,具備較強的調(diào)試和問題分析能力
5.具備良好的分析解決問題能力、團隊協(xié)作精神和溝通能力,工作細致認真,有責任心。在項目中有較強的主動性和技術(shù)推動力