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崗位職責(zé)：
1、基于已有驗(yàn)證平臺(tái)進(jìn)行用例開發(fā)和調(diào)試；
2、開發(fā)驗(yàn)證進(jìn)口組件，配合驗(yàn)證平臺(tái)維護(hù)和刷新；
3、完成每日回歸和報(bào)告提交；
4、完成上級(jí)布置的短期工作目標(biāo)。

任職資格：
1、碩士研究生，電子類相關(guān)專業(yè)畢業(yè)；
2、熟悉SystemVerilog語言，VMM/UVM方法學(xué)；
3、熟悉VCS、IES等仿真工具使用；
4、可獨(dú)立搭建基本Testbench；
5、能夠清楚了解工作標(biāo)準(zhǔn)、流程以及規(guī)定，同時(shí)能按照規(guī)范方式完成相應(yīng)的工作；