職位描述
Verilog數(shù)字前端開發(fā)數(shù)字前端驗證數(shù)字前端設(shè)計電子/半導(dǎo)體/集成電路
崗位職責(zé)：
參與芯片前端數(shù)字模塊的設(shè)計開發(fā)，仿真，驗證以及綜合工作。
任職要求：
1. 微電子等相關(guān)專業(yè)本科及以上學(xué)歷，良好的英文讀，寫能力。
2. 一年以上基于Verilog 和 RTL的芯片設(shè)計經(jīng)驗。
3. 熟悉數(shù)字電路設(shè)計流程，能獨(dú)立完成模塊設(shè)計。
4. 獨(dú)立完成電路仿真測試計劃及代碼開發(fā)。
5. 能熟練使用Verilog XL, ModelSim, NC-Verilog, and VCS 。
6. 熟悉UNIX 環(huán)境和Shell 和其它腳本語言如Perl, Tcl。
7. 會使用版本控制和bug tracking工具。
8. 低功耗電路設(shè)計設(shè)計經(jīng)驗。
9、歡迎優(yōu)秀應(yīng)屆生加入。
參與芯片前端數(shù)字模塊的設(shè)計開發(fā)，仿真，驗證以及綜合工作。
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2. 一年以上基于Verilog 和 RTL的芯片設(shè)計經(jīng)驗。
3. 熟悉數(shù)字電路設(shè)計流程，能獨(dú)立完成模塊設(shè)計。
4. 獨(dú)立完成電路仿真測試計劃及代碼開發(fā)。
5. 能熟練使用Verilog XL, ModelSim, NC-Verilog, and VCS 。
6. 熟悉UNIX 環(huán)境和Shell 和其它腳本語言如Perl, Tcl。
7. 會使用版本控制和bug tracking工具。
8. 低功耗電路設(shè)計設(shè)計經(jīng)驗。
9、歡迎優(yōu)秀應(yīng)屆生加入。
職位福利：定期體檢、周末雙休、定期團(tuán)建、節(jié)日福利、五險一金、帶薪年假、績效獎金、年底雙薪
工作地點(diǎn)
無錫市新吳區(qū)菱湖大道 111 號無錫軟件園天鵝座C座20樓
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潘女士/人事專員
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江蘇珞珈聚芯集成電路設(shè)計有限公司江蘇集萃智能集成電路設(shè)計技術(shù)研究所有限公司是江蘇省產(chǎn)業(yè)技術(shù)研究院下屬的由無錫高新區(qū)與集成電路領(lǐng)域***專家團(tuán)隊共建的研究所。研究所將圍繞著集成電路設(shè)計核心技術(shù)的研發(fā)，集成電路設(shè)計優(yōu)秀團(tuán)隊的引入和孵化，以及依靠資本力量扶持優(yōu)秀集成電路領(lǐng)域創(chuàng)新企業(yè)等三個方面，開展高效的市場化運(yùn)作;同時研究所還建設(shè)了集成電路產(chǎn)業(yè)服務(wù)平臺，提供設(shè)計工具，測試，流片等一整套產(chǎn)業(yè)化服務(wù)。研究所期盼在集成電路領(lǐng)域擁有豐富成功經(jīng)驗的優(yōu)秀人才的加入，共同為我國集成電路產(chǎn)業(yè)振興，增強(qiáng)我國在集成電路領(lǐng)域的國際競爭力做出應(yīng)有的貢獻(xiàn)。
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