崗位職責(zé)：按照部門(mén)和項(xiàng)目組要求，按時(shí)高質(zhì)量完成產(chǎn)品的軟件設(shè)計(jì)、測(cè)試驗(yàn)證，輸出相關(guān)設(shè)計(jì)報(bào)告、測(cè)試報(bào)告，對(duì)產(chǎn)品運(yùn)行質(zhì)量、市場(chǎng)開(kāi)拓提供技術(shù)支持；完成公司和上級(jí)領(lǐng)導(dǎo)安排的其他任務(wù)。
任職要求：1.年齡20-40 周歲
2.學(xué)歷背景：本科及以上學(xué)歷，電子信息工程、微電子科學(xué)與工程、自動(dòng)化、通信工程、計(jì)算機(jī)科學(xué)與技術(shù)（硬件方向）、應(yīng)用數(shù)學(xué)等相關(guān)專(zhuān)業(yè)
3.工作經(jīng)驗(yàn)：校招優(yōu)秀畢業(yè)生；2-5 年開(kāi)發(fā)經(jīng)驗(yàn)，主導(dǎo)過(guò)1 個(gè)完成產(chǎn)品FPGA 的開(kāi)發(fā)。
4.資質(zhì)證書(shū)：英語(yǔ)四級(jí)以上；中級(jí)及以上工程師資質(zhì)。
5.具備數(shù)字電路、邏輯設(shè)計(jì)的知識(shí)體系；熟悉數(shù)字邏輯基礎(chǔ)，精通
Verilog HDL 描述語(yǔ)言；熟悉主流FPGA 廠商架構(gòu)，能根據(jù)設(shè)計(jì)需求選擇合適型號(hào)，合理分配資源；掌握時(shí)序約束與分析，能編寫(xiě)約束文件和時(shí)序分析報(bào)告；能獨(dú)立設(shè)計(jì)嵌入式系統(tǒng)常用模塊：接口模塊，信號(hào)處理模塊、控制
模塊；能搭建驗(yàn)證平臺(tái)，編寫(xiě)測(cè)試用例。熟悉嵌入式產(chǎn)品開(kāi)發(fā)流程和產(chǎn)品平臺(tái)化、模塊化整合能力。熟練使用日常辦公工具；熟練使用主流FPGA（Xilinx（AMD）、intel 開(kāi)發(fā)工具，Matlab 工具；熟練使用ModelSim、Vivado Simulator 等仿真工具和FPGA 在線調(diào)試工具。能與硬件工程師、軟件工程師、算法工程師高效溝通，確保項(xiàng)目目標(biāo)一致。FPGA 技術(shù)迭代快（如新型FPGA 架構(gòu)、高速接口協(xié)議、AI 加速技術(shù)），需主動(dòng)學(xué)習(xí)新技術(shù)（如RISC-V 軟核設(shè)計(jì)、HLS（高層次綜合））。面對(duì)設(shè)計(jì)故障能通過(guò)波形分析、信號(hào)抓取、日志排查定位根因。對(duì)工作結(jié)果負(fù)責(zé)，主動(dòng)跟進(jìn)任務(wù)進(jìn)度，不推諉責(zé)任。能融入團(tuán)隊(duì)，積極配合他人完成工作，主動(dòng)分享經(jīng)驗(yàn)。遵守行業(yè)規(guī)范與企業(yè)制度，不泄露商業(yè)機(jī)密，不做損害公司利益的行為。
崗位福利：五險(xiǎn)一金，夏季9：00-17：30，冬季9：00-17：00，節(jié)日福利、生日福利、每年體檢等。