雇員點評標簽
職位描述
Verilog HDL計算機軟件
工作內(nèi)容:
1. 負責FPGA開發(fā)設計工作，確保項目按時完成;
2. 與團隊成員有效溝通，共同推進項目進度;
3. 持續(xù)優(yōu)化工作流程，提升設計效率和質(zhì)量。
任職要求:
1.熟悉 Verilog/VHDL/SystemVerilog 設計，掌握 FPGA 設計流程;
2.能夠獨立完成 FPGA 平臺搭建、關鍵 IP 功能驗證、性能優(yōu)化，并與芯片、后端和軟件團隊緊密協(xié)作;
3.具備基于以太網(wǎng)協(xié)議 FPGA 開發(fā)經(jīng)驗或安全子系統(tǒng) FPGA 開發(fā)經(jīng)驗者優(yōu)先。
工作地點
上海市浦東新區(qū)張江鎮(zhèn)納賢路799號(中科路地鐵站2號口步行230米)科榮大廈
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