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崗位職責(zé)：
1、負(fù)責(zé)信號檢測、調(diào)制解調(diào)、編解碼等信號處理算法設(shè)計；
2、負(fù)責(zé)信號檢測、信號識別、信號調(diào)制/解調(diào)、信號編碼/譯碼等底層信號處理算法的仿真實現(xiàn)與持續(xù)更新;
3、負(fù)責(zé)各類特定規(guī)格信號解調(diào)庫的仿真、實現(xiàn)與驗證;
4、負(fù)責(zé)完成算法庫應(yīng)用，主導(dǎo)算法效果驗證并根據(jù)需求持續(xù)改進(jìn);
5、負(fù)責(zé)算法設(shè)計文檔、仿真報告文檔、算法測試文檔等算法相關(guān)文檔的編制、整理，支撐項目實施方案的制定;
6、負(fù)責(zé)指導(dǎo)初級算法工程師完成算法設(shè)計與應(yīng)用，評價算法性能與效率;
7、參與系統(tǒng)和整機(jī)算法相關(guān)指標(biāo)擬定、分析和論證;
8、參與系統(tǒng)和整機(jī)算法相關(guān)指標(biāo)測試方案提出并實施;
9、參與新技術(shù)、新算法的研究、論證、仿真、實現(xiàn)與測試。
任職要求：
1、本科及以上學(xué)歷，計算機(jī)、通信、電子等相關(guān)專業(yè)畢業(yè)；
2、熟悉數(shù)字通信濾波、參數(shù)估計、解調(diào)同步、編解碼等算法；
3、熟練使用Matlab進(jìn)行信號算法仿真；
4、熟悉verilog或VHDL語言，掌握Xilinx FPGA器件的開發(fā)能力；
5、具有較強(qiáng)的團(tuán)隊意識，性格開朗，善于與他人交流，有較強(qiáng)責(zé)任心。