崗位職責(zé):
1、主導(dǎo)SoC架構(gòu)定義,包括ARM/RISC-V、 IP選型(如外設(shè)接口)、總線協(xié)議(AXI/AHB)及功能模塊劃分,需輸出《頂層規(guī)格文檔》。
2、牽頭MCU芯片多內(nèi)核架構(gòu)設(shè)計(jì)與低功耗方案落地(如DVFS動(dòng)態(tài)調(diào)頻等),基于客戶需求制定產(chǎn)品技術(shù)規(guī)范,并結(jié)合行業(yè)技術(shù)演進(jìn)趨勢(shì),規(guī)劃中長(zhǎng)期產(chǎn)品技術(shù)路線圖;
3、統(tǒng)籌研發(fā)團(tuán)隊(duì)技術(shù)能力建設(shè),組織制定并實(shí)施技術(shù)培訓(xùn)計(jì)劃(如RISC-V架構(gòu)遷移等),沉淀《設(shè)計(jì)規(guī)范》《IP復(fù)用指南》《驗(yàn)證策略白皮書(shū)》等標(biāo)準(zhǔn)化文檔;運(yùn)用OKR/KPI等目標(biāo)管理工具分解研發(fā)目標(biāo),保障項(xiàng)目按里程碑節(jié)點(diǎn)有序推進(jìn);
4、編制研發(fā)項(xiàng)目甘特圖,監(jiān)控關(guān)鍵路徑節(jié)點(diǎn)進(jìn)度,建立技術(shù)風(fēng)險(xiǎn)識(shí)別與預(yù)警機(jī)制;
5、協(xié)同前端設(shè)計(jì)、后端物理實(shí)現(xiàn)、嵌入式軟件及系統(tǒng)應(yīng)用團(tuán)隊(duì),推動(dòng)軟硬件協(xié)同開(kāi)發(fā)與聯(lián)合調(diào)試,保障芯片功能完整性與系統(tǒng)級(jí)交付質(zhì)量;
6、統(tǒng)籌研發(fā)預(yù)算編制與執(zhí)行,優(yōu)化第三方IP采購(gòu)策略,合理控制流片成本與研發(fā)資源投入。
任職要求:
1、碩士及以上學(xué)歷,電子工程、微電子、計(jì)算機(jī)等相關(guān)專(zhuān)業(yè);具備8年以上SoC或MCU芯片數(shù)字設(shè)計(jì)經(jīng)驗(yàn),主導(dǎo)或核心參與至少3次成功流片項(xiàng)目(覆蓋28nm及更先進(jìn)工藝節(jié)點(diǎn)者優(yōu)先);
2、精通數(shù)字IC全流程設(shè)計(jì)與驗(yàn)證,熟練掌握RTL設(shè)計(jì)(Verilog/SystemVerilog)、UVM驗(yàn)證方法學(xué)、邏輯綜合、靜態(tài)時(shí)序分析等,熟悉Cadence、Synopsys主流EDA工具鏈;
3、熟悉車(chē)規(guī)級(jí)芯片開(kāi)發(fā)要求,具備相關(guān)設(shè)計(jì)或驗(yàn)證經(jīng)驗(yàn)者優(yōu)先;
4、具備Python/Perl/Tcl等腳本開(kāi)發(fā)能力,可自主構(gòu)建自動(dòng)化設(shè)計(jì)/驗(yàn)證流程;擁有FPGA原型驗(yàn)證經(jīng)驗(yàn);
5、具備跨職能團(tuán)隊(duì)協(xié)作經(jīng)驗(yàn),能清晰傳達(dá)技術(shù)方案、推動(dòng)問(wèn)題閉環(huán),有穩(wěn)定交付能力與結(jié)構(gòu)化問(wèn)題解決能力。