技能要求:
1. 具備數(shù)字電路基礎(chǔ)知識(shí), 理解數(shù)字電路設(shè)計(jì)中常見(jiàn)的基本概念
2. 能夠熟練運(yùn)用Verilog進(jìn)行RTL建模,使用EDA工具進(jìn)行仿真及調(diào)試
3. 會(huì)使用至少一種腳本語(yǔ)言比如Tcl, perl, python, shell等進(jìn)行數(shù)據(jù)處理,流程控制
4. 了解ARM或RISC-V的架構(gòu),指令系統(tǒng),總線,Cache,DMA,以及存儲(chǔ)和外設(shè)接口等
5. 了解常用數(shù)據(jù)通信接口協(xié)議,比如I2C, SPI, JTAG等
6. 了解數(shù)字電路設(shè)計(jì)流程, 并參與實(shí)踐過(guò)其中的某些環(huán)節(jié)
崗位職責(zé):
1. 數(shù)字模塊設(shè)計(jì): 根據(jù)系統(tǒng)需求制定模塊規(guī)格,完成RTL代碼,仿真,并配合驗(yàn)證工作.
2. 數(shù)字IP集成和調(diào)試: 設(shè)計(jì)接口轉(zhuǎn)換,時(shí)鐘,復(fù)位和可測(cè)試性電路等,維護(hù)驗(yàn)證環(huán)境
3. 在ASIC開(kāi)發(fā)流程中負(fù)責(zé)Synthesis/Lint/CDC/Constraint/Low Power/Formal/STA/DFT等
職位福利:股票期權(quán)、定期團(tuán)建、餐補(bǔ)、彈性工作、帶薪年假、五險(xiǎn)一金、出差補(bǔ)貼