雇員點評標簽
職位描述
Verilog HDLSystem Verilog
【崗位職責】 這里擁有先進的邏輯技術、最頂尖的邏輯團隊，如果你夢想站到FPGA技術之巔，請加入我們的團隊。 1、負責硬件(FPGA/ASIC)的業(yè)界調研及競爭力分析工作，跟蹤業(yè)界最前沿FPGA和數(shù)字系統(tǒng)技術，負責架構方案、RTL代碼設計及驗證工作； 2、負責計算、存儲、云計算等的FPGA/ASIC創(chuàng)新設計，聚焦處理器、內(nèi)存、網(wǎng)絡、AI等芯片的體系架構創(chuàng)新，完成原型開發(fā)和驗證； 3、承擔邏輯模塊的方案設計、器件選型、詳細設計、代碼編程和上板調測，實現(xiàn)計算核、cache、內(nèi)存控制器、各類算法、各類高速接口協(xié)議的邏輯產(chǎn)品交付； 4、承擔FPGA/ASIC各類通用模塊的平臺化設計和優(yōu)化，負責自研芯片技術原型和FPGA驗證平臺的構建和維護。 【崗位要求】 1、計算機、通信、電子、自動化等相關專業(yè)本科及以上學歷； 2、熟悉器件特性（Xilinx、Altera器件等），熟悉常用協(xié)議（XAUI、Interlaken、OAM、SDH等）； 精通Verilog，SystemVerilog，Ｃ等邏輯編程語言； 熟練Vivado、ISE、Quartus等電路后端工具； 熟練vcs、verdi等邏輯仿真工具； 3、了解高速設計、仿真方法學等高端邏輯技術； 4、有扎實的數(shù)電功底，能夠設計分析硬件描述代碼； 5、參加全國電子設計競賽、研究生電子設計競賽、挑戰(zhàn)杯等并獲得較好的名次者優(yōu)先考慮。
工作地點
江夏區(qū)華為武漢研究所
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職位發(fā)布者
駱先生/FPGA開發(fā)工程師
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