1. 負責(zé)模擬電路及混合信號電路的晶體管級設(shè)計，涵蓋模塊劃分、電路仿真、功能優(yōu)化等，包括 AC/DC 指標(biāo)及相關(guān)電參數(shù)的設(shè)計與調(diào)試。

2. 完成電路前仿真、后仿真及 PVT、寄生參數(shù)等相關(guān)驗證工作，確保設(shè)計結(jié)果符合產(chǎn)品規(guī)格要求。

3. 針對電源管理、PLL、ADC/DAC 等特定模塊（可根據(jù)公司業(yè)務(wù)調(diào)整），開展技術(shù)研究與方案優(yōu)化，提升電路性能、降低功耗。

4. 為版圖工程師提供版圖布局規(guī)劃建議，指導(dǎo)并協(xié)助完成后端版圖設(shè)計相關(guān)對接工作，解決設(shè)計中的跨環(huán)節(jié)問題。

5. 協(xié)助測試團隊制定測試方案，參與芯片量產(chǎn)階段的調(diào)試與問題排查，推進產(chǎn)品量產(chǎn)落地。
規(guī)范編寫設(shè)計文檔、仿真報告等技術(shù)資料，參與技術(shù)評審與經(jīng)驗共享。

任職要求：

1. 碩士及以上學(xué)歷，微電子、電子工程、通信工程等相關(guān)專業(yè)；優(yōu)秀本科畢業(yè)生且有豐富項目經(jīng)驗者可放寬。

2. 2 年以上模擬集成電路設(shè)計經(jīng)驗，熟悉 CMOS/BCD 等工藝，有 12 - 4nm 等先進工藝節(jié)點流片量產(chǎn)經(jīng)驗者優(yōu)先。

3. 精通 Cadence Virtuoso、Spectre、Hspice 等 EDA 設(shè)計與仿真工具，掌握至少一種腳本語言（Python/Perl/Tcl）者優(yōu)先。

4. 深入理解模擬電路原理，具備電源管理芯片、高速接口等相關(guān)模塊設(shè)計經(jīng)驗者優(yōu)先。
具備良好的團隊協(xié)作能力與溝通能力，能清晰對接跨部門工作，獨立解決設(shè)計中的技術(shù)問題。

薪酬福利：

1. 薪資結(jié)構(gòu)：基本工資+績效（12k-30k）

2. 社?；穑何咫U一金

3. 工作時間：公司實行朝九晚六工作制，周末雙休

4. 福利：帶薪年假、技術(shù)培訓(xùn)補貼、節(jié)日禮品、生日禮品等
工作地點： 晉江