1. 負(fù)責(zé)模擬集成電路及混合信號芯片的模塊級與芯片級版圖布局、布線及優(yōu)化設(shè)計，適配特定工藝節(jié)點要求。

2. 嚴(yán)格執(zhí)行版圖物理驗證流程，完成 DRC（設(shè)計規(guī)則檢查）、LVS（版圖與原理圖一致性檢查）、ERC（電氣規(guī)則檢查）等工作，確保版圖符合工藝規(guī)范。

3. 與前端模擬電路設(shè)計工程師緊密協(xié)作，理解電路性能指標(biāo)，解決版圖設(shè)計中信號完整性、電源完整性、熱效應(yīng)等問題。

4. 參與版圖設(shè)計方案評審，提出優(yōu)化建議，降低版圖面積與功耗，提升芯片可靠性。
5. 編寫版圖設(shè)計說明、驗證報告等文檔，記錄設(shè)計流程與問題解決方案，保障設(shè)

職位概要：承擔(dān)模擬芯片版圖布局布線與物理驗證，協(xié)作前端團(tuán)隊，保障版圖合規(guī)與芯片性能

任職要求：

1. 本科及以上學(xué)歷，微電子、電子工程等相關(guān)專業(yè)。

2. 2-3年以上模擬集成電路版圖設(shè)計經(jīng)驗，有先進(jìn)工藝節(jié)點設(shè)計經(jīng)驗者優(yōu)先。優(yōu)秀本科畢業(yè)生且有豐富項目經(jīng)驗者可放寬。

3. 精通 Cadence Virtuoso 等版圖設(shè)計工具，熟練使用 Caliber 等驗證工具，熟悉主流半導(dǎo)體工藝規(guī)則。

4. 具備扎實的版圖設(shè)計理論基礎(chǔ)，能獨立完成復(fù)雜模塊的版圖設(shè)計與驗證，了解封裝設(shè)計相關(guān)流程者優(yōu)先。
5. 工作細(xì)致嚴(yán)謹(jǐn)，具備較強(qiáng)的問題分析能力與跨團(tuán)隊溝通能力，能承受項目進(jìn)度壓力。

薪酬福利：

1. 薪資結(jié)構(gòu)：基本工資+績效（5k-20k）

2. 社?；穑何咫U一金

3. 工作時間：公司實行朝九晚六工作制，周末雙休

4. 福利：帶薪年假、技術(shù)培訓(xùn)補貼、節(jié)日禮品、生日禮品等
工作地點： 晉江