職位描述
C++Verilog HDLVivado電子/半導(dǎo)體/集成電路
崗位職責(zé)
1. 負(fù)責(zé)FPGA創(chuàng)新設(shè)計(jì)，聚焦科學(xué)計(jì)算、人工智能等芯片的體系架構(gòu)創(chuàng)新，完成原型開發(fā)和驗(yàn)證
2. 承擔(dān)邏輯模塊詳細(xì)設(shè)計(jì)、仿真驗(yàn)證、時(shí)序分析、資源優(yōu)化和上板測(cè)試驗(yàn)證
3. 承擔(dān)邏輯單元測(cè)試、系統(tǒng)測(cè)試，負(fù)責(zé)測(cè)試驗(yàn)證策略、測(cè)試方案輸出和覆蓋率分析
4. 承擔(dān)FPGA/ASIC各類通用模塊的平臺(tái)化設(shè)計(jì)和優(yōu)化，負(fù)責(zé)自研芯片技術(shù)原型和FPGA驗(yàn)證平臺(tái)的構(gòu)建和維護(hù)。
任職要求
1. 計(jì)算機(jī)、電子、自動(dòng)化等相關(guān)專業(yè)
2. 具備良好的溝通能力、團(tuán)隊(duì)協(xié)作能力、學(xué)習(xí)能力，能夠融入團(tuán)隊(duì)
3. 精通Verilog，SystemVerilog，Ｃ++、Python等邏輯編程語言
4. 熟悉Linux系統(tǒng)，熟練掌握Vivado、VCS等工具
5. 有扎實(shí)的數(shù)電功底，能夠設(shè)計(jì)分析硬件描述代碼
6. 有高性能計(jì)算加速經(jīng)驗(yàn)者優(yōu)先
7. 有分子動(dòng)力學(xué)、密度泛函理論等理論計(jì)算知識(shí)者優(yōu)先
1. 負(fù)責(zé)FPGA創(chuàng)新設(shè)計(jì)，聚焦科學(xué)計(jì)算、人工智能等芯片的體系架構(gòu)創(chuàng)新，完成原型開發(fā)和驗(yàn)證
2. 承擔(dān)邏輯模塊詳細(xì)設(shè)計(jì)、仿真驗(yàn)證、時(shí)序分析、資源優(yōu)化和上板測(cè)試驗(yàn)證
3. 承擔(dān)邏輯單元測(cè)試、系統(tǒng)測(cè)試，負(fù)責(zé)測(cè)試驗(yàn)證策略、測(cè)試方案輸出和覆蓋率分析
4. 承擔(dān)FPGA/ASIC各類通用模塊的平臺(tái)化設(shè)計(jì)和優(yōu)化，負(fù)責(zé)自研芯片技術(shù)原型和FPGA驗(yàn)證平臺(tái)的構(gòu)建和維護(hù)。
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1. 計(jì)算機(jī)、電子、自動(dòng)化等相關(guān)專業(yè)
2. 具備良好的溝通能力、團(tuán)隊(duì)協(xié)作能力、學(xué)習(xí)能力，能夠融入團(tuán)隊(duì)
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5. 有扎實(shí)的數(shù)電功底，能夠設(shè)計(jì)分析硬件描述代碼
6. 有高性能計(jì)算加速經(jīng)驗(yàn)者優(yōu)先
7. 有分子動(dòng)力學(xué)、密度泛函理論等理論計(jì)算知識(shí)者優(yōu)先
工作地點(diǎn)
岳麓區(qū)長沙半導(dǎo)體技術(shù)與應(yīng)用創(chuàng)新研究院
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職位發(fā)布者
姬先生/人力主管
昨日活躍立即溝通
廣東芯培森技術(shù)有限公司廣東芯培森技術(shù)有限公司創(chuàng)辦于2024年11月，主要從事面向原子級(jí)科學(xué)計(jì)算的算力芯片（APU）的研發(fā)和銷售。該團(tuán)隊(duì)于2022年研發(fā)出面向原子級(jí)科學(xué)計(jì)算的第一代"非馮·諾依曼"專用芯片架構(gòu)技術(shù)，并于2023年自主研制出基于第一代技術(shù)的服務(wù)器產(chǎn)品，經(jīng)多家第三方用戶實(shí)測(cè)，該產(chǎn)品在運(yùn)行專用原子級(jí)科學(xué)計(jì)算時(shí)，同等精度和功耗下，相較高端GPU速度提升約1個(gè)數(shù)量級(jí)。目前，基于第一代技術(shù)的產(chǎn)品和服務(wù)已銷售至國內(nèi)外30多家企業(yè)、高校、科研院所。
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