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工作內(nèi)容：
負(fù)責(zé)芯片驗(yàn)證相關(guān)工作，負(fù)責(zé)verilog代碼的檢查等（利用腳本/測(cè)試工具）

崗位要求：
1.熟練掌握verilog/system Verilog/C/C++；有verilog較好的編程能力（有數(shù)字芯片驗(yàn)證或設(shè)計(jì)相關(guān)項(xiàng)目經(jīng)驗(yàn)）
2.熟悉腳本語言Python或Perl等；
3.有CDC跨時(shí)鐘域相關(guān)經(jīng)驗(yàn)（有時(shí)序仿真，跨時(shí)鐘域問題處理經(jīng)驗(yàn)）加分
4.具備驗(yàn)證相關(guān)工作經(jīng)驗(yàn)優(yōu)先
5.2025年本科畢業(yè)，英語讀寫良好，CET-4加分

面試流程：
完成一份筆試題后約面（線上面試）-面試通過后發(fā)出Offer--要求能盡快入職！