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年薪60萬+或面議
崗位職責(zé)?
1、負責(zé)RISC-V CPU微架構(gòu)設(shè)計，優(yōu)化眾核/多核并行計算性能，提升IPC、能效比及擴展性。
2、深入分析Cache一致性（如MESI、MOESI）、NoC（片上網(wǎng)絡(luò)）、內(nèi)存子系統(tǒng)等關(guān)鍵模塊對眾核/多核性能的影響，并提出優(yōu)化方案。
3、參與ZKVM的FPGA實現(xiàn)及芯片化任務(wù)，參與整體系統(tǒng)方案設(shè)計，完成RTL設(shè)計、時序優(yōu)化及性能調(diào)優(yōu)。
4、探索先進的眾核/多核調(diào)度算法、任務(wù)并行化策略，解決核間通信、負載均衡等挑戰(zhàn)。
5、與團隊協(xié)作，完成處理器子系統(tǒng)集成（如DMA、加速器互聯(lián)），確保產(chǎn)品級性能達標(biāo)。
任職要求?
統(tǒng)招碩士及以上學(xué)歷，計算機、自動化、電子類、微電子類及相關(guān)專業(yè)。
必備技能
1、5年以上CPU架構(gòu)設(shè)計經(jīng)驗，精通RISC-V ISA及微架構(gòu)設(shè)計（如超標(biāo)量、亂序執(zhí)行、多發(fā)射流水線）。
2、深入理解眾核/多核并行計算原理，熟悉一致性協(xié)議（如TileLink、AMBA ACE/CHI）、多級Cache架構(gòu)。
3、具備一定的FPGA開發(fā)經(jīng)驗（Xilinx/Intel 高端系列），熟練使用Verilog/VHDL，掌握時序約束與優(yōu)化方法。
4、具備SoC芯片設(shè)計經(jīng)驗，了解總線協(xié)議（AXI/APB）、低功耗設(shè)計（Clock Gating/Power Domain）。
5、熟悉Linux環(huán)境下EDA工具鏈（Vivado/VCS/Modelsim/Verdi），能獨立完成RTL到GDSII的全流程支持。
加分項：
1、有實際RISC-V眾核/多核芯片（≥4核）流片經(jīng)驗，或參與過開源項目（如CVA6、SonicBOOM）。
2、熟悉SIMD/向量擴展（V Extension）、多線程（SMT）等。
3、發(fā)表過體系結(jié)構(gòu)相關(guān)頂會論文（ISCA/MICRO/HPCA）或持有相關(guān)專利。