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更新于 5月28日
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舉報(bào)

ASIC驗(yàn)證工程師

3-5萬·16薪
  • 深圳南山區(qū)
  • 5-10年
  • 本科
  • 全職
  • 招5人

職位描述

ASICSOC仿真驗(yàn)證SystemVerilog電子/半導(dǎo)體/集成電路
崗位職責(zé)：
1、按流程、規(guī)范完成芯片IP級、子系統(tǒng)或SOC級功能驗(yàn)證和調(diào)試工作；
2、參與所負(fù)責(zé)的IP或SOC驗(yàn)證功能點(diǎn)分解和驗(yàn)證計(jì)劃制定；
3、參與所負(fù)責(zé)IP或SOC級別的仿真驗(yàn)證環(huán)境搭建；
4、使用SystemVerilog和C語言開發(fā)測試向量并進(jìn)行回歸測試；
5、參與計(jì)劃及實(shí)施各種覆蓋率分析。
6、組織子系統(tǒng)的驗(yàn)證文檔編寫和維護(hù)，包括驗(yàn)證計(jì)劃、驗(yàn)證環(huán)境說明書、驗(yàn)證報(bào)告等
7、與設(shè)計(jì)團(tuán)隊(duì)緊密溝通，協(xié)調(diào)驗(yàn)證工作推進(jìn)
8、完成直接主管分派的其他工作
任職要求:
1、具有扎實(shí)的數(shù)字電子、數(shù)字電路基礎(chǔ)
2、熟悉計(jì)算機(jī)體系結(jié)構(gòu)，了解ARM體系結(jié)構(gòu)
3、理解子系統(tǒng)設(shè)計(jì)規(guī)范，掌握子系統(tǒng)驗(yàn)證的核心技術(shù)
4、熟悉 system Verilog, UVM 以及 formal 驗(yàn)證方法；
5、有 module-level, IP-level, subsystem-level以及 SOC-level的驗(yàn)證經(jīng)驗(yàn), 如CPU IP, Interconnect IP, CPU 子系統(tǒng), DDR 子系統(tǒng), PCIE 子系統(tǒng), Network 子系統(tǒng)等；
6、熟悉常用的協(xié)議, 如 AMBA 協(xié)議, PCIE 協(xié)議, DDR 協(xié)議, Network協(xié)議等；
7、具備較強(qiáng)的分析與解決問題的能力。
8、熟悉Linux操作系統(tǒng)，精通python／shell等腳本語言
9、精通Verilog和SystemVerilog等語言
10、精通UVM等驗(yàn)證方法學(xué)，熟悉形式化驗(yàn)證方法
11、熟練使用相關(guān)EDA工具，包括VCS、IES、Verdi等
12、熟悉svn, git等版本管理工具的使用
13、具備良好的組織、溝通和團(tuán)隊(duì)合作能力、具有很強(qiáng)的自我學(xué)習(xí)能力
職位福利：五險(xiǎn)一金

獎金績效

0-6個月績效獎金

工作地點(diǎn)

南山智園崇文園區(qū)深圳市南山區(qū)桃源街道福光社區(qū)留仙大道3370號南山智園崇文園區(qū)3號樓3101

職位發(fā)布者

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