職位描述
邏輯工程師DFT設(shè)計
工作職責：
1、負責7nm工藝下SoC或?qū)Ｓ眯酒哪K級/系統(tǒng)級邏輯設(shè)計，基于產(chǎn)品需求完成RTL代碼編寫、模塊劃分與架構(gòu)細化，確保代碼的可綜合性、可測試性與低功耗特性。
2、參與芯片需求分析與規(guī)格定義，協(xié)同架構(gòu)師完成功能拆解，輸出模塊概要/詳細設(shè)計、時序約束文檔。
3、開展邏輯仿真與功能驗證的前期工作，編寫測試點與典型測試用例，配合驗證團隊完成模塊級、系統(tǒng)級驗證，定位并修復(fù)設(shè)計中的功能與時序問題。
4、對接邏輯綜合工程師，提供清晰的設(shè)計約束與接口定義，參與綜合方案評審，解決綜合過程中出現(xiàn)的設(shè)計相關(guān)問題。確保網(wǎng)表滿足時序、面積、功耗目標。
5、具備clock gating, power gating等基本低功耗設(shè)計技能，并在項目中落實。
任職資格：
1、碩士及以上，通信/微電子/計算機等相關(guān)專業(yè)。
2、具有8年以上，12nm以下工藝節(jié)點，通信芯片（4G/5G）SoC芯片相關(guān)設(shè)計經(jīng)驗。有3次+成功流片經(jīng)驗。
3、精通12nm及以下先進工藝的設(shè)計特性，了解工藝角、電壓溫度對芯片性能的影響。7nm經(jīng)驗者優(yōu)先。
4、精通可靠性設(shè)計（DFT），協(xié)助芯片測試工程師優(yōu)化ATE方案，避免篩片過程中的漏檢或錯檢問題。提高篩選可靠性。
5、了解SoC系統(tǒng)架構(gòu)，具備IP核集成及總線協(xié)議（AXI、AHB）應(yīng)用能力。
工作地點
北京海淀區(qū)烽火科技大廈
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