職位描述
Verilog HDL電子/半導(dǎo)體/集成電路
崗位職責(zé)：
1、負(fù)責(zé)FPGA硬件設(shè)計(jì)及驗(yàn)證工作；
2、編寫并優(yōu)化Verilog代碼，進(jìn)行模塊級(jí)和系統(tǒng)級(jí)的邏輯設(shè)計(jì)；
3、利用Xilinx、Altera等FPGA開發(fā)工具鏈進(jìn)行綜合、適配、仿真及調(diào)試；
4、進(jìn)行PCB硬件調(diào)試，完成電路板的設(shè)計(jì)與測(cè)試。
崗位要求：
1、本科及以上學(xué)歷，電子工程、計(jì)算機(jī)科學(xué)或相關(guān)專業(yè)背景；
2、熟練掌握Verilog語(yǔ)言，并具有豐富的實(shí)際應(yīng)用經(jīng)驗(yàn)；
3、熟悉Xilinx、Altera等主流FPGA開發(fā)工具鏈，能夠獨(dú)立完成從設(shè)計(jì)到調(diào)試的全流程工作；
4、具備PCB硬件調(diào)試能力，熟練使用示波器、萬用表等硬件工具；
5、有5年以上FPGA開發(fā)工作經(jīng)驗(yàn)，具有相關(guān)項(xiàng)目經(jīng)驗(yàn)者優(yōu)先；
6、具備良好的團(tuán)隊(duì)合作精神和溝通能力，能夠承受一定的工作壓力。
工作地點(diǎn)
深圳南山區(qū)12號(hào)線/南寶線;1號(hào)線/羅寶線
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