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工作職責： 1. 定義通信芯片規(guī)格和SOC架構(gòu)、基于算法模型的規(guī)格及架構(gòu)定義； 2. 負責SOC芯片/子系統(tǒng)的架構(gòu)設計，包括需求分析、規(guī)格確認、性能調(diào)優(yōu)等工作； 3. SOC系統(tǒng)設計和集成中技術難題攻克及技術突破，不限于系統(tǒng)級模塊級仿真及驗證、RTL實現(xiàn)、FPGA驗證及芯片測試等研發(fā)任務； 4. 根據(jù)產(chǎn)品需求評估和優(yōu)化芯片的性能、面積和功耗； 5. 指導團隊完成功能開發(fā)和驗證、時序優(yōu)化、post-silicon的測試、產(chǎn)品的應用導入和量產(chǎn)維護 。 任職要求： 1．主持完成過大型芯片的需求，規(guī)格，設計，驗證和維護等工作，具備chiplevel負責人主導芯片項目流片經(jīng)驗； 2．熟悉通信協(xié)議及通信芯片設計、生產(chǎn)、質(zhì)量控制、可靠性等相關知識，具有CAT1/Redcap產(chǎn)品開發(fā)經(jīng)驗者優(yōu)先； 3．熟悉ASIC開發(fā)流程，理解ASIC開發(fā)各階段的關鍵設計活動和監(jiān)控點，善于識別風險并規(guī)避風險； 4．熟悉SOC架構(gòu)和頂層接口，能夠根據(jù)設計Spec進行IP評估、設計實現(xiàn)以及頂層集成； 5．有PCIe、USB、DDR、RSIC-V CPU、AMBA系列總線開發(fā)經(jīng)驗者優(yōu)先； 6．具備較強問題分析及推動能力，技術方法論創(chuàng)新能力； 7．具備成熟的項目統(tǒng)籌及風險預判能力，團隊協(xié)作經(jīng)驗優(yōu)秀，具備較強的耐力及毅力; 8．微電子與固體電子學，電子科學與技術，通信工程等相關專業(yè)； 9．熟練掌握Verilog語言編程及芯片產(chǎn)品軟硬件開發(fā)流程，從事過ASIC設計驗證。