職位描述
Verilog HDL
崗位職責(zé)
1、根據(jù)產(chǎn)品需求設(shè)計FPGA框架；
2、負(fù)責(zé)評估產(chǎn)品設(shè)計的可行性、芯片選型、功耗等；
3、負(fù)責(zé)FPGA方案設(shè)計、開發(fā)、功能仿真、驗(yàn)證以及優(yōu)化，滿足產(chǎn)品需求和性能指標(biāo)；
4、負(fù)責(zé)與軟硬件功能聯(lián)調(diào)。
任職要求
1、本科及以上學(xué)歷，3年以上FPGA設(shè)計開發(fā)經(jīng)驗(yàn)；
2、精通Verilog語言，熟悉RTL設(shè)計和驗(yàn)證方法與時序優(yōu)化技巧，有軟硬件協(xié)同設(shè)計的概念和背景知識；
3、熟練掌握FPGA開發(fā)工具和流程，至少掌握Xilinx/Altera/Lattice/Gowin中的一種；
4、掌握PCIe，DDR，Ethernet，高速serdes等設(shè)計，有數(shù)字信號處理、通信、ZYNQ開發(fā)經(jīng)驗(yàn)者優(yōu)先。
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4、負(fù)責(zé)與軟硬件功能聯(lián)調(diào)。
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2、精通Verilog語言，熟悉RTL設(shè)計和驗(yàn)證方法與時序優(yōu)化技巧，有軟硬件協(xié)同設(shè)計的概念和背景知識；
3、熟練掌握FPGA開發(fā)工具和流程，至少掌握Xilinx/Altera/Lattice/Gowin中的一種；
4、掌握PCIe，DDR，Ethernet，高速serdes等設(shè)計，有數(shù)字信號處理、通信、ZYNQ開發(fā)經(jīng)驗(yàn)者優(yōu)先。
工作地點(diǎn)
杭州臨平區(qū)宏達(dá)時代廣場3樓
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