位職責(zé):
負責(zé)芯片數(shù)字功能仿真及時序仿真，參與IP/SOCICPU層級驗證方案制定、驗證平臺搭建及測試用例開發(fā)。
開展驗證覆蓋率分析與收斂工作，構(gòu)造各類測試場景，保障芯片驗證完整性與可靠性。
參與后仿真環(huán)節(jié)，負責(zé)SDF反標(biāo)、時序分析及CDC驗證，確保芯片布局布線后時序合規(guī)。
配合團隊完成芯片驗證相關(guān)文檔的撰寫與維護。
任職要求:
-核心要求:精通Verilog硬件描述語言;設(shè)計轉(zhuǎn)驗證候選人需深耕Verilog應(yīng)用，且必須掌握C語言或SystemVerilog(SV)中
的至少一種，具備跨語言協(xié)同能力。
技能拓展:熟練駕馭SystemVerilog/UVM，有UVM驗證平臺搭建實戰(zhàn)經(jīng)驗者予以優(yōu)先考量;無UVM經(jīng)驗者，需扎實掌握Veri
og+C/SV組合技能，能獨立支撐基礎(chǔ)驗證工作。
實操能力:具備數(shù)字功能仿真、時序仿真相關(guān)實戰(zhàn)經(jīng)驗，能精準(zhǔn)掌握前仿真(功能驗證)、后仿真(時序驗證)的核心流
程、關(guān)鍵差異及落地要點，保障驗證工作高效推進。
了解芯片流片基本流程，明確驗證環(huán)節(jié)在芯片設(shè)計中的核心作用