職位描述
VerilogRTL設(shè)計(jì)電子/半導(dǎo)體/集成電路
崗位內(nèi)容：
1. 負(fù)責(zé)IC設(shè)計(jì)。
2. 編寫Verilog 代碼，進(jìn)行模擬仿真、綜合和布局布線。
3. 實(shí)現(xiàn)IC設(shè)計(jì)規(guī)格書，包括架構(gòu)、設(shè)計(jì)、實(shí)現(xiàn)和驗(yàn)證。
任職要求：
1. 精通數(shù)字電路設(shè)計(jì)和FPGA設(shè)計(jì)流程。
2. 具有豐富的HDL編程經(jīng)驗(yàn)，熟練使用Verilog 語言。
3. 對(duì)數(shù)字信號(hào)處理和FPGA設(shè)計(jì)算法有深入了解。
4. 熟悉EDA工具鏈，如Vivado、Quartus等。
5. 有良好的溝通、團(tuán)隊(duì)協(xié)作能力和問題解決技巧。
6. 本科及以上學(xué)歷，專業(yè)是電子、通信、計(jì)算機(jī)或相關(guān)領(lǐng)域。
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4. 熟悉EDA工具鏈，如Vivado、Quartus等。
5. 有良好的溝通、團(tuán)隊(duì)協(xié)作能力和問題解決技巧。
6. 本科及以上學(xué)歷，專業(yè)是電子、通信、計(jì)算機(jī)或相關(guān)領(lǐng)域。
工作地點(diǎn)
鄭州市-二七區(qū)-二馬路82號(hào)
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