職位描述
Verilog HDLVHDLSystem VerilogRTL電子/半導(dǎo)體/集成電路
崗位要求：
a.專業(yè)知識(shí)：
a)熟練使用office、WPS等辦公軟件；
b)熟悉SoC芯片設(shè)計(jì)流程；
c)掌握相關(guān)編程語言（如Verilog、VHDL、SystemVerilog）；
d)熟練使用EDA工具；
e)掌握狀態(tài)機(jī)提取以及到代碼的轉(zhuǎn)換。
b.項(xiàng)目經(jīng)驗(yàn)：
a)具備數(shù)字集成電路相關(guān)項(xiàng)目獨(dú)立設(shè)計(jì)的經(jīng)驗(yàn)，也可以是FPGA設(shè)計(jì)；
b)參與過已流片的項(xiàng)目，并在其中擔(dān)任設(shè)計(jì)工程師角色；
c)至少1年工作經(jīng)驗(yàn)。
c.學(xué)歷：本科及以上
a.專業(yè)知識(shí)：
a)熟練使用office、WPS等辦公軟件；
b)熟悉SoC芯片設(shè)計(jì)流程；
c)掌握相關(guān)編程語言（如Verilog、VHDL、SystemVerilog）；
d)熟練使用EDA工具；
e)掌握狀態(tài)機(jī)提取以及到代碼的轉(zhuǎn)換。
b.項(xiàng)目經(jīng)驗(yàn)：
a)具備數(shù)字集成電路相關(guān)項(xiàng)目獨(dú)立設(shè)計(jì)的經(jīng)驗(yàn)，也可以是FPGA設(shè)計(jì)；
b)參與過已流片的項(xiàng)目，并在其中擔(dān)任設(shè)計(jì)工程師角色；
c)至少1年工作經(jīng)驗(yàn)。
c.學(xué)歷：本科及以上
崗位職責(zé)：
a.芯片概要設(shè)計(jì)文檔編寫；
b.芯片安全性、可靠性、測(cè)試性分析工作；
c.需求到概要設(shè)計(jì)文檔的雙向追蹤；
d.概要設(shè)計(jì)文檔到RTL代碼的雙向追蹤；
e.代碼規(guī)則檢查及分析。
a.芯片概要設(shè)計(jì)文檔編寫；
b.芯片安全性、可靠性、測(cè)試性分析工作；
c.需求到概要設(shè)計(jì)文檔的雙向追蹤；
d.概要設(shè)計(jì)文檔到RTL代碼的雙向追蹤；
e.代碼規(guī)則檢查及分析。
工作地點(diǎn)
雁塔區(qū)西安電子科技大學(xué)(北校區(qū))1
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