職位介紹
崗位職責(zé)
1. 主導(dǎo)工控領(lǐng)域復(fù)雜FPGA系統(tǒng)的架構(gòu)設(shè)計(jì)及關(guān)鍵算法實(shí)現(xiàn)（如運(yùn)動(dòng)控制算法、高速信號(hào)處理等）
2. 負(fù)責(zé)高速接口（PCIe/JESD204B等）與多時(shí)鐘域系統(tǒng)的時(shí)序收斂及功耗優(yōu)化
3. 基于MATLAB/Simulink進(jìn)行算法建模，完成浮點(diǎn)到定點(diǎn)化的精度分析與轉(zhuǎn)化
4. 參與制定FPGA開發(fā)規(guī)范，攻關(guān)高速數(shù)據(jù)采集、實(shí)時(shí)控制等關(guān)鍵技術(shù)難點(diǎn)
5. 根據(jù)需求文檔完成Verilog代碼編寫、仿真驗(yàn)證及時(shí)序優(yōu)化
6. 配合硬件工程師完成FPGA外圍電路設(shè)計(jì)及板級(jí)調(diào)試
7. 協(xié)助解決項(xiàng)目中出現(xiàn)的數(shù)字邏輯問(wèn)題及信號(hào)完整性問(wèn)題
8. 編寫技術(shù)文檔（設(shè)計(jì)說(shuō)明、測(cè)試報(bào)告等）
任職要求
一、必備技能
1. 電子/通信/自動(dòng)化相關(guān)專業(yè)碩士（或本科+5年經(jīng)驗(yàn)），3-8年工業(yè)級(jí)FPGA開發(fā)經(jīng)驗(yàn)
2. 精通Verilog/VHDL，掌握SystemVerilog驗(yàn)證方法學(xué)
3. 具備以下至少兩項(xiàng)高階技能：
4. 數(shù)字信號(hào)處理（DSP）實(shí)現(xiàn)能力（FIR/FFT/濾波器等）
5. 扎實(shí)的數(shù)學(xué)基礎(chǔ)，能進(jìn)行算法復(fù)雜度分析
6. 熟練使用Vivado/Quartus進(jìn)行時(shí)序約束（SDC編寫）與功耗分析
二、優(yōu)先考慮
1. 有以下任一領(lǐng)域?qū)崙?zhàn)經(jīng)驗(yàn)：工業(yè)實(shí)時(shí)以太網(wǎng)、高精度ADC/DAC數(shù)據(jù)鏈路設(shè)計(jì)、電機(jī)控制FOC算法硬件加速
2. 掌握HLS（高層次綜合）或OpenCL加速開發(fā)流程
3. 熟悉通信原理（調(diào)制解錯(cuò)/信道編碼）或有無(wú)線協(xié)議棧開發(fā)經(jīng)驗(yàn)
三、素質(zhì)要求
1. 完整參與過(guò)至少2個(gè)量產(chǎn)FPGA項(xiàng)目，熟悉IP核復(fù)用與DFT設(shè)計(jì)
2. 掌握跨平臺(tái)調(diào)試工具與邏輯分析儀、示波器等
3. 了解部分ARM SoC架構(gòu)
4. 良好的技術(shù)文檔撰寫能力
5. 較強(qiáng)的邏輯分析能力和問(wèn)題定位能力