職位描述
Verilog HDL電子/半導體/集成電路
職位描述：
負責參與項目整體系統(tǒng)方案設計及分析、RTL編碼、仿真、驗證、時序約束/分析、調試，參與系統(tǒng)調試工作并協(xié)助定位BUG，完成項目相關文檔撰寫及維護，項目相關代碼和工程維護。
任職要求：
1、電子、通信、微電子等相關專業(yè)，本科及以上學歷
2、FPGA或IC設計工作5年以上經(jīng)歷
3、熟練掌握Verilog/VHDL語言
4、能熟練閱讀英文手冊，具有良好的代碼風格及技術文檔編寫能力
5、具有良好的團隊合作精神，良好的道德觀，善于鉆研并有獨自解決問題的能力
6、熟練使用示波器、邏輯分析儀等工具
7、熟練掌握各種高速接口應用（PCIE、USB、DDR、以太網(wǎng)等）
加分項：
1、了解ASIC設計流程或有成功流片經(jīng)歷
2、有嵌入式系統(tǒng)開發(fā)經(jīng)驗，掌握C/C++或Python等編程語言
有視頻、圖像相關工作經(jīng)歷
工作地點
成都市武侯區(qū)高新區(qū)世紀城路1129號天府軟件園A區(qū)8棟A8-101
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張女士/人事行政
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