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崗位職責(zé)： 1. 負(fù)責(zé)網(wǎng)絡(luò)交換機(jī)和智能網(wǎng)卡的FPGA系統(tǒng)架構(gòu)設(shè)計，包括Crossbar交換結(jié)構(gòu)、PCIE/DMA控制器、以太網(wǎng)MAC模塊等核心組件的實(shí)現(xiàn)； 2. 制定FPGA模塊級設(shè)計方案，完成RTL代碼開發(fā)、仿真驗證（ModelSim/Vivado）及時序優(yōu)化； 3. 實(shí)現(xiàn)高速接口邏輯（如GTX收發(fā)器、100G以太網(wǎng)MAC）與協(xié)議處理（IEEE 802.3/802.1Q）； 4. 設(shè)計并優(yōu)化PCIE Gen3/4接口邏輯，支持DMA控制器實(shí)現(xiàn)高速數(shù)據(jù)搬移，配合Linux驅(qū)動完成軟硬件協(xié)同驗證； 5. 開發(fā)以太網(wǎng)MAC層協(xié)議棧，支持UDP/IP、ARP、VLAN等網(wǎng)絡(luò)協(xié)議處理，實(shí)現(xiàn)低延遲交換調(diào)度算法； 6. 參與硬件板級調(diào)試，解決信號完整性（SI）、時序收斂等問題，優(yōu)化FPGA資源利用率（LUT/BRAM/DSP）； 7. 與軟件團(tuán)隊協(xié)同完成端到端網(wǎng)絡(luò)性能測試（如吞吐量、延遲、丟包率）； 8. 編寫設(shè)計文檔（架構(gòu)說明、接口定義、測試報告），推動開發(fā)流程規(guī)范化。 崗位要求： 1. 本科及以上學(xué)歷，電子工程、通信工程、計算機(jī)科學(xué)等相關(guān)專業(yè)； 2. 3年以上Xilinx FPGA開發(fā)經(jīng)驗，熟悉7系列/UltraScale+器件及Vivado工具鏈； 3. 精通PCIE、DMA、以太網(wǎng)MAC開發(fā)，熟悉AXI-Stream/AXI-MM總線協(xié)議； 4. 掌握GTX/GTH高速收發(fā)器配置及時序約束方法； 5. 熟悉網(wǎng)絡(luò)協(xié)議棧（UDP/IP、ARP、VxLAN）及交換調(diào)度算法（Crossbar/Switch Fabric）； 6. 熟練使用Verilog/SystemVerilog編寫可綜合代碼，具備模塊化設(shè)計思維； 7. 掌握ModelSim/VCS仿真工具，能獨(dú)立編寫Testbench； 8. 具備以下任一領(lǐng)域經(jīng)驗者優(yōu)先：交換機(jī)/網(wǎng)卡FPGA邏輯開發(fā)（如數(shù)據(jù)平面轉(zhuǎn)發(fā)、流量控制）；TSN網(wǎng)絡(luò)協(xié)議棧開發(fā)（IEEE 802.1Qbv/Qcc）或RDMA加速；智能網(wǎng)卡/DPU設(shè)計，支持OVS卸載、虛擬化加速（如Virtio）； 9. 具備跨團(tuán)隊協(xié)作經(jīng)驗（硬件/驅(qū)動/軟件），能主導(dǎo)技術(shù)方案評審； 10. 邏輯嚴(yán)謹(jǐn)，具備復(fù)雜問題定位與優(yōu)化能力（如時序違例、資源瓶頸）； 11. 熟悉Xilinx IP核（PCIE DMA、100G以太網(wǎng)MAC、Aurora）的配置與調(diào)試； 12. 有高速信號處理經(jīng)驗（如DDC/DUC、數(shù)字濾波）或網(wǎng)絡(luò)加速算法開發(fā)背景； 13. 發(fā)表過網(wǎng)絡(luò)設(shè)備相關(guān)專利/論文，或參與過國產(chǎn)化芯片替代項目。