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崗位職責(zé)：
1、根據(jù)產(chǎn)品需求和系統(tǒng)規(guī)格，負(fù)責(zé)FPGA邏輯系統(tǒng)方案設(shè)計(jì)和需求規(guī)格分解，與軟件、算法、硬件的邊界與接口定義；
2、主導(dǎo)邏輯系統(tǒng)內(nèi)部數(shù)據(jù)采集存儲(chǔ)、信號(hào)處理、測(cè)量分析、控制管理等子系統(tǒng)模塊劃分，業(yè)務(wù)流和數(shù)據(jù)流設(shè)計(jì)梳理，邏輯處理鏈路設(shè)計(jì)和時(shí)鐘、性能評(píng)估；
3、主導(dǎo)關(guān)鍵邏輯子系統(tǒng)的詳細(xì)設(shè)計(jì)和代碼開(kāi)發(fā)、仿真、上板調(diào)測(cè)，負(fù)責(zé)協(xié)同與其他邏輯、軟件、算法、硬件開(kāi)展邏輯系統(tǒng)聯(lián)調(diào)和疑難問(wèn)題解決；
4、負(fù)責(zé)組織邏輯版本的測(cè)試驗(yàn)證，與系統(tǒng)集成交付和應(yīng)用問(wèn)題解決。
任職要求：
1、本科及以上學(xué)歷；電子、通信工程、計(jì)算機(jī)、測(cè)控儀器、集成電路等相關(guān)專(zhuān)業(yè)；
2、3~5年以上FPGA邏輯開(kāi)發(fā)經(jīng)驗(yàn)，熟悉ADC/DAC/DDR/高速接口等控制、信號(hào)處理、協(xié)議處理、測(cè)量運(yùn)算等設(shè)計(jì)開(kāi)發(fā)，并具有產(chǎn)品成功經(jīng)驗(yàn)；
3、熟悉掌握Verilog編程和Systemverilog 邏輯UT/ST仿真，熟悉使用Vivado，Quartus等開(kāi)展邏輯編譯、時(shí)序分析、在線debug等；
4、具有豐富的與硬件、軟件、算法等領(lǐng)域協(xié)同開(kāi)發(fā)經(jīng)驗(yàn)和復(fù)雜問(wèn)題解決能力的優(yōu)先；
5、具有ASIC定義開(kāi)發(fā)經(jīng)驗(yàn)的優(yōu)先；
6、具有信號(hào)源、頻譜儀、網(wǎng)絡(luò)分析儀、示波器、誤碼儀、AWG等儀器儀表產(chǎn)品研發(fā)經(jīng)驗(yàn)的優(yōu)先；