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崗位職責(zé)：
1. 架構(gòu)與設(shè)計(jì)： 參與系統(tǒng)方案討論，負(fù)責(zé)FPGA子系統(tǒng)的架構(gòu)設(shè)計(jì)、模塊劃分和關(guān)鍵技術(shù)指標(biāo)的實(shí)現(xiàn)。
2. 代碼實(shí)現(xiàn)： 使用Verilog HDL/SystemVerilog/VHDL進(jìn)行高質(zhì)量的RTL代碼設(shè)計(jì)、仿真和邏輯綜合。
3. 仿真驗(yàn)證： 搭建和維護(hù)模塊級(jí)、系統(tǒng)級(jí)仿真測(cè)試平臺(tái)（UVM/類似方法學(xué)），進(jìn)行充分的仿真驗(yàn)證，確保設(shè)計(jì)功能正確。
4. 調(diào)試與測(cè)試： 主導(dǎo)FPGA的板級(jí)調(diào)試，利用邏輯分析儀等工具進(jìn)行時(shí)序分析、性能測(cè)試和故障定位。
5. 時(shí)序與約束： 進(jìn)行時(shí)序分析，編寫時(shí)序約束（SDC），優(yōu)化設(shè)計(jì)以達(dá)到時(shí)序收斂和性能目標(biāo)。
6. 協(xié)同工作： 與硬件工程師協(xié)作完成PCB設(shè)計(jì)；與軟件工程師協(xié)作進(jìn)行驅(qū)動(dòng)開發(fā)和軟硬件聯(lián)調(diào)；配合總體開展系統(tǒng)級(jí)匹配驗(yàn)證。
7. 文檔編寫： 撰寫詳細(xì)的設(shè)計(jì)文檔、測(cè)試報(bào)告和使用手冊(cè)。
任職要求：
1. 學(xué)歷與專業(yè)： 電子工程、微電子、通信、計(jì)算機(jī)等相關(guān)專業(yè)，本科及以上學(xué)歷。
2. 工作經(jīng)驗(yàn)：
· 高級(jí)FPGA工程師： 5年以上經(jīng)驗(yàn)，有獨(dú)立負(fù)責(zé)復(fù)雜FPGA項(xiàng)目或子系統(tǒng)全程開發(fā)的經(jīng)驗(yàn)。
3. 核心技能：
· 精通硬件描述語言： 熟練掌握Verilog或VHDL進(jìn)行RTL設(shè)計(jì)，有良好的代碼風(fēng)格。
· 熟悉開發(fā)流程與工具： 精通FPGA開發(fā)工具鏈（Vivado/Quartus）。
· 深入理解數(shù)字電路： 深刻理解數(shù)字邏輯、時(shí)序分析、同步/異步設(shè)計(jì)、時(shí)鐘域交叉（CDC）等關(guān)鍵概念。
· 仿真與調(diào)試能力： 具備豐富的功能仿真和板級(jí)調(diào)試經(jīng)驗(yàn)，能快速定位并解決問題。
· 腳本能力： 熟悉Tcl、Python或Shell等腳本語言，用于自動(dòng)化流程。
優(yōu)先考慮條件：
1.嵌入式系統(tǒng)開發(fā)經(jīng)驗(yàn)，熟悉基于FPGA的軟核（如MicroBlaze, Nios II）或硬核（如Zynq, Agilex）嵌入式系統(tǒng)開發(fā)，具有ZYNQ平臺(tái)開發(fā)經(jīng)驗(yàn)者優(yōu)先；
2.具有常見密碼算法IP核開發(fā)經(jīng)驗(yàn)者優(yōu)先；
3.熟悉以太網(wǎng)、DDR/DDR2、PCI/PCIE等接口協(xié)議。