崗位職責(zé):
1.負(fù)責(zé)高速SerDes數(shù)字信號(hào)處理(DSP)模塊的設(shè)計(jì)與實(shí)現(xiàn),包括但不限于數(shù)字控制環(huán)路(如CDR)、自適應(yīng)均衡算法、鏈路訓(xùn)練狀態(tài)機(jī)、誤碼率測(cè)試(BERT)等電路設(shè)計(jì);
2.使用Verilog/SystemVerilog進(jìn)行RTL代碼編寫(xiě)、綜合、形式驗(yàn)證及靜態(tài)時(shí)序分析(STA),確保設(shè)計(jì)滿(mǎn)足功能、時(shí)序和功耗要求;
3.與模擬工程師緊密協(xié)作,定義數(shù)?;旌辖涌诘囊?guī)格,并協(xié)助完成芯片頂層混合仿真及協(xié)同驗(yàn)證;
4.能夠參與芯片測(cè)試方案制定、FPGA原型驗(yàn)證及芯片調(diào)試。
崗位要求:
1.碩士及以上學(xué)歷,具備半導(dǎo)體物理、數(shù)模混合集成電路等相關(guān)知識(shí)背景;
2.具有高速串行接口和高速電路相關(guān)技術(shù)學(xué)習(xí)經(jīng)歷;
3.熟練使用集成電路設(shè)計(jì)相關(guān)軟件,如Cadence、Caliber等;
4.可以應(yīng)用測(cè)試設(shè)備,如示波器、誤碼儀、頻譜儀、網(wǎng)絡(luò)分析儀等;
5.能夠完成高速數(shù)?;旌想娐沸酒拈_(kāi)發(fā)。